https://xiejiayun.github.io/tags/risc-v/Recent content in RISC-V on Jiayun's BlogHugozh-cnThu, 14 May 2026 00:00:00 +0000https://xiejiayun.github.io/post/sifive-p570-gen3-out-of-order-vector-riscv-mainstream-application-2026/Thu, 14 May 2026 00:00:00 +0000https://xiejiayun.github.io/post/sifive-p570-gen3-out-of-order-vector-riscv-mainstream-application-2026/<h2 id="一句话总结">一句话总结</h2> <p>2026 年 5 月 14 日，SiFive 发布 <strong>P570 Gen 3</strong> 处理器家族（带矢量）和 P550 Gen 3（不带矢量）。</p> <p>表面上是又一次 IP 核迭代，<strong>实际上是 RISC-V 第一次拿出一颗在架构关键指标上明确超过 Arm Cortex-A78 / A720 同代设计的&quot;主流应用处理器&quot;</strong>——并且做了一件特别&quot;狠&quot;的事：<strong>标量和矢量执行流水线都做成完全乱序（fully out-of-order）</strong>。</p>https://xiejiayun.github.io/post/riscv-system-design-chiplet-composability-era-2026/Tue, 05 May 2026 00:00:00 +0000https://xiejiayun.github.io/post/riscv-system-design-chiplet-composability-era-2026/<h2 id="一被忽略的拐点risc-v-第二阶段已经悄悄发生">一、被忽略的拐点：RISC-V 第二阶段已经悄悄发生</h2> <p>过去十年，RISC-V 在公众讨论里一直被压缩成一句话：「一个开源的指令集」。这句话技术上没错，但它像把一栋大楼说成「一堆混凝土」一样毫无信息量。2026 年的真正变化不在 ISA 层面——基础整数和向量扩展早在 2019—2021 年就冻结了——而在 ISA <em>之上</em> 的系统级标准化：中断架构、IOMMU、调试规范、平台 profile、缓存一致互连、再到 Chiplet 物理接口，全部在过去十八个月里同步成型。</p>