https://xiejiayun.github.io/tags/%E5%A4%84%E7%90%86%E5%99%A8%E6%9E%B6%E6%9E%84/Recent content in 处理器架构 on Jiayun's BlogHugozh-cnThu, 14 May 2026 00:00:00 +0000https://xiejiayun.github.io/post/sifive-p570-gen3-out-of-order-vector-riscv-mainstream-application-2026/Thu, 14 May 2026 00:00:00 +0000https://xiejiayun.github.io/post/sifive-p570-gen3-out-of-order-vector-riscv-mainstream-application-2026/<h2 id="一句话总结">一句话总结</h2> <p>2026 年 5 月 14 日，SiFive 发布 <strong>P570 Gen 3</strong> 处理器家族（带矢量）和 P550 Gen 3（不带矢量）。</p> <p>表面上是又一次 IP 核迭代，<strong>实际上是 RISC-V 第一次拿出一颗在架构关键指标上明确超过 Arm Cortex-A78 / A720 同代设计的&quot;主流应用处理器&quot;</strong>——并且做了一件特别&quot;狠&quot;的事：<strong>标量和矢量执行流水线都做成完全乱序（fully out-of-order）</strong>。</p>https://xiejiayun.github.io/post/cpp26-speculation-silicon-waste-efficiency/Fri, 17 Apr 2026 00:00:00 +0800https://xiejiayun.github.io/post/cpp26-speculation-silicon-waste-efficiency/<blockquote> <p>程序员和芯片设计师看似生活在不同的世界里——一个写代码，一个画电路。但2026年4月的两个看似无关的进展，揭示了它们正在被同一个问题驱动：<strong>我们在&quot;猜测&quot;上浪费了太多资源。</strong></p>